岗位职责：

1、负责简单模块的timing contraints生成，综合环境搭建；

2、负责前端flow基本流程维护和日常tag维护；

      3、配合前端设计人员完成简单模块的综合，静态时序分析及面积功耗基本评估等。

任职要求：

1、硕士学历，计算机，通信、微电子相关专业，了解ASIC设计知识；

2、有STA/synthesis/formal经历者优先；

3、有芯片项目相关的Flow经历者优先；

4、能够使用Synopsys或Cadence工具者优先；

5、能够使用 Perl、Tcl 和 Shell 脚本编程者优先。

简历请发送至：Recruitment2020

邮件主题命名：校招--申请人姓名--所学专业--申请岗位